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Preliminary Technical Data
ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
S/PDIF Receiver
The following section describes timing as it relates to the
S/PDIF receiver.
Internal Digital PLL Mode
In the internal digital phase-locked loop mode the internal PLL
(digital PLL) generates the TBD × FS clock.
Table 42. S/PDIF Receiver Internal Digital PLL Mode Timing
Parameter
Min
Max
Unit
Switching Characteristics
t DFSI
t HOFSI
t DDTI
t HDTI
t SCLKIW 1
LRCLK Delay After SCLK
LRCLK Hold After SCLK
Transmit Data Delay After SCLK
Transmit Data Hold After SCLK
Transmit SCLK Width
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
ns
ns
ns
ns
ns
1
SCLK frequency is TBD x FS where FS = the frequency of LRCLK.
DAI_P20-1
( S CLK)
DAI_P20-1
(F S )
DRIVE EDGE
t HOF S I
t DF S I
t S CLKIW
S AMPLE EDGE
t HDTI
t DDTI
DAI_P20-1
(DATA CHANNEL A/B)
Figure 33. S/PDIF Receiver Internal Digital PLL Mode Timing
Rev. PrC
| Page 45 of 62 | January 2009
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